Abstrak:Untuk memastikan keakuratan tegangan fasa keluaran sisi AC dari filter daya aktif, agar dapat melakukan kompensasi pelacakan harmonik secara efektif dan meningkatkan kualitas daya, tegangan bus di sisi DC harus dijaga cukup stabil dan alasan mengapa nilai kapasitansi di sisi DC sangat penting．Metode perancangan bus kapasitas kapasitor pendukung diperoleh berdasarkan penyeimbangan daya sesaat, dengan mempertimbangkan batasan tegangan bus, arus riak kapasitor, dan kehilangan kapasitansi, untuk secara efektif menekan fluktuasi tegangan pada sisi DC dan menjaga kinerja kompensasi, sekaligus menghindari kelebihan penarikan kapasitor bus dan mengurangi biaya perangkat keras, dan efektivitas metode desain yang diusulkan diverifikasi melalui simulasi dan eksperimen.
Kata kunci:filter daya aktif; tegangan bus; kehilangan kapasitansi; kekuatan sesaat; kapasitas kapasitor
Isi:
2. Struktur sirkuit utama dan prinsip kompensasi
3. Desain kapasitor bus
3.1 Analisis nilai tegangan kapasitor bus
3.2 Analisis arus riak kapasitor dan rugi-rugi kapasitor
4. Hasil percobaan dan analisis
1. Tujuan Artikel
Dengan meluasnya penerapan perangkat elektronika daya seperti switching pasokan listrik di bidang komunikasi, rumah tangga dan industri, beban nonlinier pada jaringan listrik telah meningkat secara signifikan. Selama pengoperasian perangkat elektronika daya, sejumlah besar harmonik disuntikkan ke dalam jaringan listrik, menyebabkan masalah seperti panas berlebih dan penuaan isolasi peralatan listrik, serta dengan mudah menyebabkan kegagalan fungsi proteksi relai yang membahayakan keselamatan pengoperasian jaringan listrik. Mengingat masalah di atas, makalah ini menggabungkan pengaruh tegangan bus pada penekanan harmonik, memperoleh hubungan kuantitatif antara arus bus, kapasitansi paralel, dan rugi-rugi kapasitor, dan membangun hubungan kendala antara tegangan sesaat, riak, dan daya sistem pada nilai kapasitor sisi DC berdasarkan keseimbangan daya, dan kemudian memperoleh rentang nilai kapasitansi. Kebenaran metode perhitungan diverifikasi melalui eksperimen.
2. Struktur sirkuit utama dan prinsip kompensasi
Sistem ini mengadopsi struktur topologi tiga{0}}fase empat-kabel. Titik tengah sisi DC tidak terhubung ke induktor. Sisi AC dihubungkan ke catu daya tiga-fasa melalui induktor antarmuka. Sisi DC dihubungkan ke kapasitor pendukung untuk menyangga energi harmonik dan menstabilkan tegangan pendukung bus.
3.1 Analisis nilai tegangan kapasitor bus
Untuk mencapai inversi lengkap, filter daya aktif harus membuat tegangan keluaran pada sisi inverter lebih besar dari nilai puncak tegangan fasa pada sisi jaringan. Ketika titik tengah kapasitor dihubung pendek-ke sisi jaringan, hubungan antara tegangan keluaran pada sisi inverter dan tegangan kapasitor pada sisi DC dapat diperoleh dengan menggunakan hukum KVL dalam loop:
Tegangan fasa jaringan distribusi umum adalah 220 V. Mengingat tegangan keluaran transformator 10% lebih tinggi dari nilai pengenal dan mengabaikan pengaruh harmonisa, maka nilai puncak tegangan fasa adalah:
Contoh=110% ∗ 220 ∗ 2=342.
3.2 Analisis arus riak kapasitor dan rugi-rugi kapasitor
Pertukaran energi antara sisi jaringan dan beban terutama dicapai melalui kapasitansi busbar. Jika nilai kapasitansi terlalu kecil, efek stabilisasi tegangan tidak dapat dicapai, dan denyut tegangan pada sisi DC menjadi besar; jika nilai kapasitansi terlalu besar, walaupun bermanfaat untuk mengurangi denyut tegangan, hal ini disertai dengan penurunan resistansi seri ekivalen, sehingga arus riak meningkat, yang meningkatkan kehilangan daya sistem dan pemanasan kapasitor, sehingga mempengaruhi masa kerja kapasitor.
4. Hasil percobaan dan analisis
Model ini dibuat dalam perangkat lunak simulasi Matlab/Simulink, dan parameter simulasi ditetapkan sebagai berikut: tegangan jaringan tiga-fasa 220 V/50 Hz; beban tiga-fasa adalah penyearah tak terkendali dengan beban RLC, R=25 Ω, L=1 mH, C=2 mF; induktansi filter Lf=2.5 mH antara APF dan jaringan, tegangan sisi DC U dc=730 V, dan kapasitansi sisi DC 2 mF .
5.Kesimpulan
Makalah ini menjelaskan proses desain nilai kapasitor sisi DC dari filter aktif paralel berdaya tinggi, dan mengusulkan metode untuk mendapatkan nilai kapasitor sisi DC di bawah batasan tegangan sisi DC, arus riak, dan daya keluaran berdasarkan keseimbangan daya sesaat, sehingga desain kapasitor sisi DC lebih akurat dan nilainya lebih masuk akal. Ia juga dapat merancang kapasitor sisi DC dengan daya kompensasi berbeda, riak yang diijinkan, atau nilai pengaturan sisi DC. Eksperimen memverifikasi kebenaran dan efektivitas desain. Metode desain yang diusulkan dan pengalaman teknik memiliki signifikansi referensi tertentu untuk penelitian dan penerapan desain kapasitor bus pada sistem filter aktif lainnya.